用Ruby创建一个Verilog解析器
我想创建一个用Ruby编写的Verilog解析器，用于大学项目
我知道有像Bison和Yacc这样的解析器生成器。
谁能给我一些关于如何开始的建议？
我已经有一个非常基本的verilog解析器（gem）用ruby编写，称为verilog ，如果你可以考虑为此做出贡献，或者它可能会给出如何启动的想法。
我还有一个名为rubyit的gem，它是命令行实用程序，用于解析erb文件并生成文件的标准版本。 哪个可用于可扩展的verilog模板，类似于生成语句，但提供灵活的端口列表和检查生成的代码的能力。
确实存在Ruby的解析器生成器，例如racc 。 开始安装racc gem并阅读包含的文档和示例。